In FPGA designing In VHDL an Interface to DDR2 32bits width

Project # 5454

Job Statistics

1 Bids
budget
Budget Unknown
bidding ends in
bidding closed
bid range
-
average bid
-

Job Info And Actions

Posted: 11:07, 21 Aug., 2008
Ends: 11:12, 24 Aug., 2008
In FPGA designing In VHDL an Interface to DDR2 32bits width
Using Altera FPGA designing and programming In VHDL a Interface to DDR2 32bits width.
The data of the DDR2 should be asserted on other pins continuously and in cyclic way in width of 128 bits in frequency of 100 MHz.
This lead that clock frequency of the DDr2 2 should be greater than 200 MHz.
This module should be integrated to another project written in VHDL.

attachments

Files are not available as project is already expired

the client

updates

Bid from FPGA_DESIGN

88,000 ILS
Fixed price
0 projects
DiversityTech
צורן
רמי, עוד לא גמרתם עם זה? אני יכול לעשות לכם את זה אבל התנאי הוא שכבר סידרתם את העריכה, שהאפליקצית בדיקה של אלטרה שמגיעה עם ה- CORE כבר רצה אצלכם על הכרטיס ללא שגיאות ושהשארתם מספיק מקום ב- FPGA בשביל הפונקציונליות הנדרשת. שלבים ותשלומים: 1. $2000 + מע"מ מראש עבור בדיקה שאכן כל מה שדרוש למימוש מוצלח - קיים ושמודול הבדיקה המקומפל של אלטרה רץ ללא שגיאות על הכרטיס שלכם. 2. במידה והכל קיים ותקין כנדרש, החלק השני, $20,000 + מע"מ ישולם לפי שוטף + 30 יום עם גמר העבודה. 3. במידה ואין לכם את התכולה של חלק א' במלואה אוכל לבצע אותה ולהנחות את העורך שלכם לשינויי עריכה. הפעילות הזאת תתומחר לפי שעות ייעוץ בנוסף לעלות הצעה זו. עלות שעת ייעוץ שלי תימסר לכם בנפרד. כנ"ל גם אם האינטגרציה תתעקב או תסתבך בגלל מודולים אחרים שלא נכתבו על ידי. הערות נוספות: התשלום לפי שער 3.5 ש"ח ל- $ אם עדיין יש צורך לתקן עריכה - רצוי להחיל זאת כמה שיותר מהר כי אם נכנסים לחגים הלו"ז בסכנה. ברכות, אלי.
Bid # 27505
Submitted: 22 Aug. 2008